KAIST, 3차원 적층형 화합물 반도체 소자 제작 성공

KAIST연구진이 제작한 Si CMOS기판 상 InGaAs HEMT 단면 주사현미경 이미지./사진제공=KAIST

KAIST는 전기및전자공학부 김상현 교수 연구팀이 모놀리식 3차원 집적의 장점을 극대화해 기존의 통신 소자의 단점을 극복한 화합물 반도체 소자 집적 기술을 개발했다고 14일 밝혔다.


'모놀리식 3차원 집적'은 하부 소자 공정 후 상부의 박막층을 형성하고 상부 소자 공정을 순차적으로 진행해 상하부 소자 간의 정렬도를 극대화할 수 있는 기술이다.

연구팀에 따르면 반도체 소자는 4차 산업 혁명의 특징인 초연결성 구현을 위한 핵심 통신 소재 및 부품으로서 주목받고 있다.

통신 기술이 발전하면서 이를 구성하는 시스템은 점점 더 복잡해져 고집적 소자 제작기술이 매우 중요하다.

통신 소자는 집적도 높은 실리콘(Si) CMOS를 이용해 증폭 소자를 구현하는 방법과 III-V 화합물 반도체를 증폭 소자로 제작하고 기타 소자들을 Si CMOS로 제작해 패키징 하는 방식이 있다. 그러나 기존의 실리콘(Si) 기술은 물성적 한계로 인해 차단주파수 특성 등 통신 소자에 중요한 소자 성능 향상이 어려우며 기판 커플링 잡음 등 복잡한 신호 간섭에 의한 잡음 증가 문제가 존재한다.


III-V 화합물 반도체 기술은 소자 자체의 잡음 특성은 우수하지만 다른 부품과의 집적/패키징 공정이 복잡하고 이러한 패키징 공정으로 인해 신호의 손실이 발생한다.

연구팀은 이러한 문제 해결을 위해 증폭 소자 이외의 소자 및 디지털 회로에서 좋은 성능을 낼 수 있는 Si CMOS 기판 위에 아날로그 신호 증폭 성능이 매우 우수한 III-V 화합물 반도체 HEMT를 3차원 집적해 Si CMOS와 III-V HEMT의 장점을 극대화하는 공정 및 소자 구조를 제시했다. 3층으로 소자를 쌓아 같은 기판 위에 집적하면서 기판 신호 간섭에 의한 잡음을 제거할 수 있음을 증명했다.

연구팀은 하부 Si CMOS의 성능 저하 방지를 위해 300℃ 이하에서 상부 III-V 소자를 집적하는 웨이퍼 본딩 등의 초저온 공정을 활용해 상부 소자 집적 후에도 하부 Si CMOS의 성능을 그대로 유지할 수 있었다.

또 고성능 상부 III-V 소자 제작을 위해 InGaAs/InAs/InGaAs의 양자우물 구조를 도입해 높은 전자 수송 특성을 실현해 100 나노미터(nm) 노드 공정 수준으로도 세계 최고 수준의 차단 주파수 특성을 달성했다. 이는 10 나노미터(nm) 이하 급의 최첨단 공정을 사용하지 않고도 그 이상의 우수한 성능을 낼 수 있는 융합 기술이다.

이와 더불어 연구진은 이러한 3차원 집적 형태로 소자를 제작해 기존에 SI CMOS에서 존재하는 기판 간섭에 의한 잡음을 해결할 수 있음을 실험을 통해 처음으로 증명했다.

김상현 교수는 "이번 연구를 통해 디지털 회로 및 다양한 수동소자 제작에 최적화된 Si CMOS 기판 위에 증폭기 등의 능동소자 특성이 현존하는 어떤 물질보다 우수한 III-V 화합물 반도체 소자를 동시 집적할 가능성을 최초로 입증했다" 며 "향후 양자 큐빗의 해독 회로에도 응용할 수 있어 그 확장성이 매우 큰 기술"이라고 말했다.